三大晶圆厂的先进工艺进击之路

来源:http://www.chinese-glasses.com 作者:编程 人气:72 发布时间:2020-04-30
摘要:Intel10nm处理器已经量产发售,明年预计会在市场上井喷,推出桌面CPU等产品。 消息称,Intel已从今年8月份开始订购用于7nmEUV工艺节点的材料和设备,步伐有所加快。这里的材料和设备具

Intel 10nm处理器已经量产发售,明年预计会在市场上井喷,推出桌面CPU等产品。

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消息称,Intel已从今年8月份开始订购用于7nm EUV工艺节点的材料和设备,步伐有所加快。这里的材料和设备具体包括哪些还不清楚,至少就光刻机而言,只有ASML一家能供应,Intel、三星、台积电都是排着队求购。

原标题:三大晶圆厂的先进工艺进击之路

10bet,当然,拿台积电、三星的7nm EUV和Intel比意义不大,毕竟后者有着更为严格的技术尺度定义,以核心的CELL面积、栅极距离来看,前两者基本和Intel 10nm持平。

先进工艺发展到今天,要拼的东西越来越多,尤其是5nm之后,不论是设备、材料、成本甚至是工艺本身都将发生质的飞跃。

根据早先Intel云端业务副总裁的说法,他非常看好2021年推出的7nm产品,不出意外的话就是数据中心GPU首发。

例如在推进摩尔定律发展的过程中,EUV制造设备显得格外重要;FinFET逐渐失效之后,GAA逐渐登上历史舞台。只要摩尔定律不死,制程之战将永不停息。这几年三星和台积电打的火热,英特尔则在一旁暗自蓄力。近日,ASML在IEDM会议上“误读”英特尔的工艺路线图,更是吸引了读者面对晶圆制造商未来发展的巨大兴趣。

下面我们看一下三大晶圆厂台积电、三星和英特尔的工艺路线图。

细看三家路线图

英特尔相信摩尔定律,恢复两年的节奏

众所周知,英特尔在10nm工艺技术上延迟多年,不过近些时候他们似乎已经重回轨道。相关报道指出,英特尔正在尝试尝试恢复通常的2年节奏,并已开始加速10nm工艺。在IEDM会议上,ASML首席执行官Martin van den Brink还特意从设备供应商角度对英特尔的工艺路线图发表了自己的观点 。

图注:上图为ASML在英特尔原图的基础上增加了节点

首先我们需要强调一下,根据ANANDTECH的报道指出,ASML所演示的节点演进的ppt是在英特尔今年9月发布的内容的改版,ASML在幻灯片上添加了动画,使得日期的最下面一行对应于特定的节点。而英特尔的原始幻灯片,没有详细说明哪个节点在哪一年。

英特尔预计其制造工艺节点技术将有两年的周期,从2019年的10nm开始,到2021年的7nm EUV,然后在2023年、2025年、2027年、2029年的每一年都有一个基本的新节点。最后一个节点被ASML称为“1.4nm”,这也是第一次在有厂商提到1.4nm工艺。

但按照Intel所说,在每个流程节点之间,将会有迭代的+和++版本,以便从每个流程节点提取性能。唯一的例外是10nm,因为它已经在10nm+上了,故明年会推10nm++,2021年推10nm+++。英特尔相信,他们可以在一年的周期内做到这一点,但也有重叠的团队,以确保一个完整的进程节点可以与另一个节点重叠。

在IEDM会上,ASML还提到了向后移植。何谓向后移植?这是芯片在设计时考虑到一个进程节点的能力,但可能由于延迟,需要在相同的时间内在一个较老的“++”版本的进程节点上重新设计。尽管Intel声明他们正在将芯片设计从流程节点技术中分离出来,但在某种程度上,为了在硅中开始布局,必须对流程节点做出承诺。

上图表明英特尔将允许这样一个工作流程,任何第一代7nm设计可以回移植到10nm+++,未来Intel的5nm来自于基础的7nm设计,3nm来自于5nm。我们已经看到Intel的10nm需要很长一段时间才能完成,所以期望Intel每年更新一次+,两年更新一次主要过程技术节点,将会是一个非常乐观和积极的节奏策略。

ANANDTECH还报道到,从上述中我们也可以看出,英特尔仍然相信摩尔定律,只是不要问它会花多少钱。

台积电工艺节点频频告捷

台积电的工艺研发速度在业界看来是很快的,尤其是对EUV工艺的掌握。在晶圆代工领域,台积电毫无疑问是绝对的王者,而其工艺路线图的布局也是相当紧凑。目前其5nm进入量产倒计时,3nm进展顺利,再往后就是2nm。

图源:wikichip

整体来看,据wikichip报道指出,台积电的10纳米节点(N10)节点被认为是一个寿命较短的节点,主要用于yield-learning。台积电认为他们的7纳米节点是目前最先进的逻辑技术。除了少数关键客户外,台积电的大部分客户据说都是从N16直接转到N7。当从N16到N7时,N7提供3.3倍的路由门密度,以及大约35-40%的速度改进或降低65%的功率。

在N7基础上,台积电推出了N7P和N7+,N7P与N7+不能混淆。N7P是一个优化的、基于DUV的流程,它使用相同的设计规则,并且与N7完全兼容。N7P引入了FEOL和MOL优化,据说在等功率时性能提高7%,在等速度时性能降低10%。N7 +是他们的第一批在某些关键层采用EUV的工艺技术。与他们的N7工艺相比,N7 +的密度提高了约1.2倍。据说N7 +在等功率情况下可提供10%的更高性能,或者在等功率情况下可降低15%的功率。这样看来,N7+似乎比N7P更好一些。

N6的EUV相当于N7。它计划比N7+使用更多的EUV层。它既是设计规则,也是与N7兼容的ip,是大多数客户的主要迁移路径。N7的设计可以重新粘贴到N6上,利用EUV掩模和保真度的改进,或者重新实现,利用poly over diffusion edge (PODE)和continuous diffusion (CNOD)标准单元基台规则,据说可以提供额外18%的密度改进。值得强调的是,N6的独特之处在于,它将在明年年初进入风险生产阶段,并在2020年年底达到峰值。这意味着它会在N5之后倾斜。因此,台积电表示,N6是建立在N7+和N5 EUV的基础上的。

台积电5纳米制程是N7之后的下一个“完整节点”。N5同时使用深紫外线和极紫外线光刻技术。N5可以在14层上使用EUVL来显著提高密度,N7+是在4个非关键层上使用EUVL,这可以说是一个切实的进步。

N5技术将允许芯片开发商将其设计的芯片面积缩小约45%,使晶体管密度提高约1.8倍。它还能在相同的复杂性和功率下增加15%的频率或在相同的频率和复杂性下减少20%的功耗。N5在今年第一季度进入风险生产,他们预计这一过程将在2020年上半年加速。和N7一样,N5将有两种类型——移动客户端和高性能计算。N5被规划为一个长期存在的节点,预计在收入方面,它将比N7增长得更快。

与他们的7纳米工艺一样,台积电将提供他们N5工艺的一个优化版本,称为N5性能增强版(N5P)。这个过程使用相同的设计规则,并且与N5完全兼容。通过FEOL和MOL优化,N5P在等功率时比N5的性能提高7%,在等功率时比N5的性能降低15%。他们对N5P的时间表稍微模糊了一点,但他们有时会在2020年底或2021年初做出暗示。

台积电表示,他们的3纳米工艺进展顺利,已有客户参与进来。台积电对外宣称,3nm是全新的节点,不是5nm的延伸。另外,N3有望在2022年左右推出。

三星发力四大主要节点

相比于台积电和英特尔,三星的路线图是风险最低的。

根据wikichip最新的报道,三星仍坚持他们几年前概述的战略——生产四个主要节点,即14nm、10nm、7nm以及3nm。因其每个进化节点都是高度增量的,通常只引入单个更改。这使得他们可以通过剥离一些之前引入的扩展助推器,并在后续节点上添加它们来降低新节点的风险。但这样做的缺点是,三星的主要节点之间的间隔相当大,在PPA方面,它们落后于台积电。

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